集成電路設計技術發展趨勢分析

內容提示：集成電路設計的初期，是從物理版圖入手，以元件級（即晶體管）為基礎，這種原始的設計方法使得芯片產品的集成度和復雜度都難以提高，其開發周期也特別長，不適合電子市場飛速發展的需求。
        上世紀80 年代，隨著半導體行業的發展，尤其是EDA 工具技術的出現，集成電路設計開始以標準單元庫（Cell Library）為基礎。標準單元庫一般由常用的門電路、邏輯電路、觸發器、驅動電路等標準單元組成，并形成標準的邏輯符號庫、功能參數庫和版圖庫。單元庫中的每個標準單元均具有相同的高度，而寬度則視單元的復雜程度而有所不同。盡管以單元庫為基礎的設計規模有所增大，芯片產品的集成度和復雜度都有所提高，但因單元庫中單元較小的限制，其設計效率仍然難以大幅度提高。
        上世紀90 年代，隨著中大規模集成電路的發展以及EDA工具的進一步發展，集成電路設計開始以RTL 級（Register Transfer Level，寄存器傳輸級）為基礎。RTL 級是按電路的數據流進行設計，以寄存器（Register）為基本構成單位，對數據在寄存器之間的流動和傳輸使用代碼描述。RTL 級以Verilog 和VHDL 等為設計語言，與工藝無關，容易理解，移植性好，可以充分利用已有的設計成果，
        集成電路的集成度和復雜度進一步提高，產品研發周期進一步縮短。但是，由于RTL 代碼復雜、管理困難、驗證難度大且時間長，基于RTL 的設計方法限制了集成電路在性能、集成度、復雜度等的進一步提高。
        進入21 世紀，由于實時控制、計算機、通信、多媒體等技術的加速融合，對系統規模、性能、功耗、產品開發時間、生命周期等提出了愈來愈高的要求，使得半導體行業逐步向超大規模集成電路發展，尤其是EDA 工具技術的飛速發展以及第三方獨立IP 核的出現，集成電路設計開始以IP 核為基礎。IP 核是一種預先設計好的甚至已經過驗證的具有某種確定功能的集成電路。IP 核有三種類型：提供行為描述的“軟IP 內核（soft IP core）”、完成結構描述的“固IP 內核（firmIP core）”和基于物理描述并經過生產工藝驗證的“硬IP 內核（hard IP core）”。這相當于集成電路的毛坯、半成品和成品的設計技術。因此，IP 核具有RTL 所有不具備的優點，其本身通常是經過成功驗證，可供用戶直接進行集成設計。IP核設計方法的采用，使得超大規模集成電路的設計成為可能，芯片產品的性能、集成度和復雜度等都可以大幅度地提高，產品研發周期進一步縮短。至此，集成電路的設計真正步入快速發展的軌道。目前，市場上SoC 產品的設計基本上采用該方法，本公司亦基本上采用該技術方法進行相關芯片的設計。